引 言

縱觀電子行業(yè)的發(fā)展，1992年只有40％的電子系統(tǒng)工作在30 MHz以上，而且器件多使用DIP、PLCC等體積大、引腳少的封裝形式；到1994年，已有50％的設(shè)計達到了50 MHz的頻率，采用PGA、QFP、RGA等封裝的器件越來越多；1996年之后，高速設(shè)計在整個電子設(shè)計領(lǐng)域所占的比例越來越大，100 MHz以上的系統(tǒng)已隨處可見，采用CS（線焊芯片級BGA）、FG（線焊腳距密集化BGA）、FF（倒裝芯片小間距BGA）、BF（倒裝芯片．BGA）、BG（標準BGA）等各種BGA封裝的器件大量涌現(xiàn)，這些體積小、引腳數(shù)已達數(shù)百甚至上千的封裝形式已越來越多地應用到各類高速、超高速電子系統(tǒng)中。

從IC芯片的發(fā)展及封裝形式來看，芯片體積越來越小、引腳數(shù)越來越多；同時，由于近年來IC工藝的發(fā)展，使得其速度也越來越高。這就帶來了一個問題，即電子設(shè)計的體積減小導致電路的布局布線密度變大，而同時信號的頻率還在提高，從而使得如何處理高速信號問題成為一個設(shè)計能否成功的關(guān)鍵因素。隨著電子系統(tǒng)中邏輯復雜度和時鐘頻率的迅速提高，信號邊沿不斷變陡，印刷電路板的線跡互連和板層特性對系統(tǒng)電氣性能的影響也越發(fā)重要。對于低頻設(shè)計，線跡互連和板層的影響可以不考慮，但當頻率超過50 MHz時，互連關(guān)系必須考慮，而在*定系統(tǒng)性能時還必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設(shè)計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性（Signal Integrity，SI）問題。

當硬件工作頻率增高后，每一根布線網(wǎng)絡(luò)上的傳輸線都可能成為發(fā)射天線，對其他電子設(shè)備產(chǎn)生電磁輻射或與其他設(shè)備相互干擾，從而使硬件時序邏輯產(chǎn)生混亂。電磁兼容性（Electromagnetic CompaTIbility，EMC）的標準提出了解決硬件實際布線網(wǎng)絡(luò)可能產(chǎn)生的電磁輻射干擾以及本身抵抗外部電磁干擾的基本要求。

1 高速數(shù)字電路設(shè)計的幾個基本概念

在高速數(shù)字電路中，由于串擾、反射、過沖、振蕩、地彈、偏移等信號完整性問題，本來在低速電路中無需考慮的因素在這里就顯得格外重要；另外，隨著現(xiàn)有電氣系統(tǒng)耦合結(jié)構(gòu)越來越復雜，電磁兼容性也變成了一個不能不考慮的問題。

要解決高速電路設(shè)計的問題，首先需要真正明白高速信號的概念。高速不是就頻率的高低來說的，而是由信號的邊沿速度決定的，一般認為上升時間小于4倍信號傳輸延遲時可視為高速信號。即使在工作頻率不高的系統(tǒng)中，也會出現(xiàn)信號完整性的問題。這是由于隨著集成電路工藝的提高，所用器件I／O端口的信號邊沿比以前更陡更快，因此在工作時鐘不高的情況下也屬于高速器件，隨之帶來了信號完整性的種種問題。

2 高速數(shù)字電路設(shè)計的基本要求

在PCB設(shè)計中，電磁兼容性的分析也離不開布線網(wǎng)絡(luò)本身的信號完整性，主要分析實際布線網(wǎng)絡(luò)可能產(chǎn)生的電磁輻射和電磁干擾，以及電路板本身抵抗外部電磁干擾的能力，并且依據(jù)設(shè)計者的要求提出布局和布線時抑制電磁輻射和干擾的規(guī)則，作為整個PCB設(shè)計過程的指導原則。電磁輻射分析主要考慮PCB板與外部接口處的電磁輻射、PCB板中電源層的電磁輻射以及大功率布線網(wǎng)絡(luò)動態(tài)工作時對外的輻射問題。對于高速數(shù)字電路設(shè)計，尤其是總線上數(shù)字信號速率高于50 MHz時，以往采用集總參數(shù)的數(shù)學模型來分析EMC／EMI特性顯得無能為力，設(shè)計者們更趨向于采用分布離散參數(shù)的數(shù)學模型做布線網(wǎng)絡(luò)的傳輸線分析（TALC）。對于多塊PCB板通過總線連接而成的電子系統(tǒng)，還必須分析不同PCB板之間的電磁兼容性能。

針對高速數(shù)字電路設(shè)計中的電磁兼容性和信號完整性問題，在進行高速PCB板設(shè)計時需要從以下一些方面進行考慮。

2.1 端接匹配

由源端與負載端阻抗不匹配導致的傳輸線上阻抗不連續(xù)，會引起信號線上的反射，負載將一部分電壓反射回源端，造成電平的抬高，對器件產(chǎn)生破壞性的影響。同時，由于任何傳輸線上都存在固有的電感和電容，如果信號在傳輸線上來回反射，必然會產(chǎn)生振鈴和環(huán)繞振蕩現(xiàn)象，引起電路時序的失調(diào)。采用源端或終端的端接匹配是一個比較好的解決方法。

用圖1所示的理想傳輸線模型來分析與信號反射有關(guān)的重要參數(shù)。圖中，理想傳輸線L被內(nèi)阻為R0的數(shù)字信號驅(qū)動源Vs驅(qū)動，傳輸線的特性阻抗為Z0，負載阻抗為RL。

負載端阻抗與傳輸線阻抗不匹配會在負載端（B點）反射一部分信號回源端（A點），反射電壓信號的幅值由負載反射系數(shù)ρL決定：

式中ρL稱為負載電壓反射系數(shù)，它實際上是反射電壓與入射電壓之比。

由式（1）可見，-1≤ρL≤+1，且當RL=Z0時，ρL=0，這時就不會發(fā)生反射。即只要根據(jù)傳輸線的特性阻抗進行終端匹配，就能消除反射。從原理上說，反射波的幅度可以大到入射電壓的幅度，極性可正可負。當RLL《0，處于過阻尼狀態(tài)，反射波極性為負；當RL》Z0時，ρL》0，處于欠阻尼狀態(tài)，反射波極性為正。

當從負載端反射回的電壓到達源端時，又將再次反射回負載端，形成二次反射波，此時反射電壓的幅值由源反射系數(shù)ρS決定：

傳輸線的端接通常采用兩種策略：負載端并行端接匹配、源端串行端接匹配。只要負載反射系數(shù)或源反射系數(shù)二者任一為零，反射都將被消除。并行端接在信號能量反射回源端之前在負載端消除反射，即使ρL=0，消除一次反射，這樣可以減小噪聲、電磁干擾（EMI）及射頻干擾（RFI）；串行端接則是在源端消除由負載端反射回來的信號，即使ρs=0和ρL=1（負載端不加任何匹配），只是消除二次反射，在發(fā)生電平轉(zhuǎn)移時，源端信號會出現(xiàn)持續(xù)時間為2TD（TD為信號源端到終端的傳輸延遲）的半波波形，這意味著沿傳輸線不能加入其他信號輸入端，因為在上述2TD時間內(nèi)會出現(xiàn)不正確的邏輯態(tài)。兩種端接策略各有其優(yōu)缺點，不過由于并行端接的匹配網(wǎng)絡(luò)需要與電源連接，使用較為復雜；串行端接只需要在信號源端串入一個電阻，消耗功率小而且易于實現(xiàn)，有較大的實際工程應用價值，所以被廣泛采用。

2.2 防止地彈

當PCB板上的眾多數(shù)字信號同步進行切換時（如CPU的數(shù)據(jù)總線、地址總線等），由于電源線和地線上存在阻抗，會產(chǎn)生同步切換噪聲（Simultaneous SwitchNoise，SSN）。與此同時，由于芯片封裝電感的存在，在電路同步切換過程中形成的大電流涌動會引起地平面的反彈噪聲（簡稱為地彈），這樣在真正的地平面（0 V）上就要產(chǎn)生電壓的波動和變化，這個噪聲會影響其他元器件的動作。

SSN和地彈的強度也取決于集成電路的I／O特性、PCB板電源層和地平面層的阻抗以及高速器件在PCB板上的布局和布線方式，負載電容的增大、負載電阻的減小、地電感的增大、同時開關(guān)器件數(shù)目的增加均會導致地彈的增大。在高速PCB電路設(shè)計中可以采取以下一些基本措施來減小SSN和地彈的影響：

①降低輸出翻轉(zhuǎn)速度。一些新的總線驅(qū)動器件采用內(nèi)嵌的電路設(shè)計，在對傳輸延時影響最小的前提下，降低翻轉(zhuǎn)速度。

②采用分離的專門參考地。分離的參考地由于電流很小，地反射現(xiàn)象會大大減小。分離地的芯片要注意使每個地線能夠有直接到地平面的最短路徑。

③降低系統(tǒng)供給電源的電感。高速電路設(shè)計中要求使用單獨的電源層，并讓電源層和地平面盡量接近。

④降低芯片封裝中的電源和地引腳的電感。比如增加電源／地的引腳數(shù)目，減短引線長度，盡可能采用大面積鋪銅。

⑤增加電源和地的互感。要讓電源和地的引腳成對分布，并盡量靠近。

⑥給系統(tǒng)電源增加旁路電容，這些電容可以給高頻的瞬變交流信號提供低電感的旁路，而變化較慢的信號仍然走系統(tǒng)電源回路。